中科信軟FPGA/CPLD開發(fā)培訓(xùn)課程,F(xiàn)PGA/CPLD開發(fā)咨詢 

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默認(rèn)4分 我要打分


課程目標(biāo):
 
通過學(xué)習(xí),學(xué)員應(yīng)能夠?qū)PGA開發(fā)的基礎(chǔ)和機(jī)制有所了解;對于FPGA/CPLD開發(fā)環(huán)境及流程有一個系統(tǒng)的了解和把握,掌握基本的分析步驟和方法以及相應(yīng)的工具;深入學(xué)習(xí)模板、設(shè)計(jì)模式和并發(fā)編程等。
 
課程大綱:
 


主題
內(nèi)容
數(shù)字電路系統(tǒng)設(shè)計(jì)技術(shù)概述
FPGA的介紹、應(yīng)用
數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)的基本要素 
數(shù)字系統(tǒng)的設(shè)計(jì)方法學(xué)
FPGA/cpld分類結(jié)構(gòu)與工作原理
數(shù)字系統(tǒng)現(xiàn)場集成的設(shè)計(jì)技巧
verilog硬件描述語言與編程原理 
同步電路設(shè)計(jì)技巧 
數(shù)字系統(tǒng)設(shè)計(jì)中的低功耗設(shè)計(jì)原則
開發(fā)環(huán)境介紹
設(shè)計(jì)與實(shí)現(xiàn)的工具 
常見 FPGA數(shù)字系統(tǒng)現(xiàn)場集成方法
 
FPGA現(xiàn)場集成的設(shè)計(jì)流程 
設(shè)計(jì)輸入 
邏輯綜合方法 
設(shè)計(jì)實(shí)現(xiàn) 
功能仿真與時序仿真

開發(fā)模板演示


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